Micron setzt auf 6F²-Zellen, Wafer Bonding und High-NA EUV statt 4F²-DRAM

Micron verzichtet darauf, die DRAM-Zelle über eine geänderte Geometrie zu verkleinern. Auf einem Technologie-Webinar am 21. Oktober sagte Chief Technology and Products Officer Scott DeBoer, das Unternehmen werde das planare 6F²-Layout noch über mehrere Nodes beibehalten. Bei der Generation 1ε werde Wafer Bonding eingeführt, danach die High-NA-EUV-Lithografie. 3D-DRAM werde zurückgehalten, bis die Wirtschaftlichkeit dafür spricht. Samsung, SK hynix und CXMT verfolgen die 4F²-Alternative. Damit gehen die Wege der Branche auf dem Weg zu DRAM der Klasse unter 10 nm tatsächlich auseinander.

01Warum Micron 4F² ablehnt

F ist die minimale Strukturgröße, die eine Fab drucken kann, und die Zellfläche wird in Vielfachen von F² angegeben. Das heute gängige Layout ist 6F², eine Zelle mit 3F Länge und 2F Breite, während 4F² 2F mal 2F misst. Bei gleichem F entspricht das einer Verringerung der Zellfläche um ein Drittel bzw. einer um bis zu 1,5-fach höheren Dichte im Zellfeld. Dafür muss der Transistor aufgerichtet werden, sodass Source, Kanal und Drain vertikal gestapelt statt nebeneinander liegen. Die Bezeichnungen unterscheiden sich je nach Hersteller: Samsung nennt seine Variante Vertical Channel Transistor, SK hynix eine Vertical-Gate-Plattform und CXMT einen Vertical Surrounded Gate.

Der Reiz liegt auf der Hand. Laut früherer Berichterstattung von The Elec könnte das Layout die Die-Fläche gegenüber 6F²-DRAM um 30 % verringern. Der CTO von SK hynix erklärte auf dem VLSI 2025 Symposium, das Unternehmen werde eine 4F²-Vertical-Gate-Plattform und 3D-DRAM bei Nodes im Bereich von 10 nm oder darunter einsetzen.

DeBoer argumentierte, die Schlagzeilenzahl überzeichne, was ein reales Chip-Design tatsächlich gewinne. Laut einem Bericht von Stocktwits über die Analystenkonferenz sagte er, der Kondensatorabstand und nicht das Zelllayout sei der entscheidende Faktor für die DRAM-Dichte, und er nannte den behaupteten 4F²-Vorteil „ein bisschen ein Mythos“. Micron könne 4F² bei älteren Nodes bauen, allerdings mit höheren Kosten und höherer Komplexität. An der Technologiespitze sehe das Unternehmen „grundlegende“ Skalierungsprobleme. In der Fragerunde sagte er laut MarketBeat, diese Probleme würden letztlich dazu führen, dass 3D-DRAM anstelle von 4F² kommt. Auf der Roadmap-Folie heißt es Berichten zufolge, Micron verfolge 4F² nach mehr als zwei Jahrzehnten Untersuchung wegen zunehmender Komplexität und Kosten nicht weiter.

Ein Grund dafür, dass ein vertikaler Kanal schwierig ist, ist das Floating-Body-Problem. Ein vertikaler Kanal verliert die saubere Anbindung an den Siliziumkörper, sodass Ladung ein- oder abfließen kann. Zudem wird das Zellfeld in der Dimension dichter, in der Kondensator- und Kontaktabstände ohnehin schon limitieren. Dieser zweite Punkt ist meine Lesart von DeBoers Argument zum Kondensator-Pitch und keine von Micron veröffentlichte Zahl.

02Der planare Pfad: 1δ, dann 1ε

Microns Roadmap, wie berichtet:

Ein Dichtezuwachs im mittleren 20-%-Bereich bei 1δ ist für einen Node, der denselben Zelltyp beibehält, groß. Er bedeutet auch, dass die Dichte aus engeren Pitches und aus der Optimierung des Zellfelds kommen muss, nicht aus einem neuen Layout. 1δ wird in Boise gefertigt.

03Wafer Bonding bei 1ε: Bekanntes und Unbekanntes

Das Prinzip ist schnell erklärt: Getrennt gefertigte Wafer werden miteinander verbunden. Tom's Hardware berichtet, dass Micron weder offengelegt hat, wie das Wafer Bonding umgesetzt werden soll, noch, welche Verbesserung das Unternehmen erwartet. Jede Beschreibung von Microns Variante ist daher eine Schlussfolgerung.

Naheliegend ist, den DRAM auf zwei Wafer aufzuteilen. Auf dem einen Wafer entsteht das Speicherfeld, auf dem anderen die periphere CMOS-Schaltung (Leseverstärker, Treiber, Logik). Beide werden anschließend Face to Face gebondet. So beschreibt SK hynix seine eigene 4F²-Demonstration: Die Peripherieschaltung liegt unter den Speicherzellen, beide sind per Wafer Bonding und elektrische Verbindungen zwischen den Wafern gekoppelt. Samsung zeigte Berichten zufolge im Februar 2026 auf der ISSCC einen 16-Gb-4F²-Chip mit Vertical Channel Transistor und Wafer-to-Wafer-Hybrid-Bonding.

Wafer Bonding unterscheidet Micron also nicht von den Wettbewerbern. Das Zelllayout tut es. Micron behält das 6F²-Zellfeld und ergänzt einen gebondeten Stapel. Der Logik-Wafer lässt sich dann separat optimieren. Futurum weist darauf hin, dass Microns Folien eine Steigerung der Leistung der DRAM-CMOS-Logik um mehr als das Zehnfache von 2020 bis 2030 zeigen, über drei High-k-Metal-Gate-Generationen bis hin zu 3D-CMOS. Das Bonding scheint der Weg zu sein, diese Logik ohne die thermischen und prozesstechnischen Einschränkungen des Kondensatorprozesses zu bauen. Diese Lesart ist plausibel, aber unbestätigt.

Der Preis ist die Ausbeute. Gebondete Wafer erfordern eine enge Justage, porenfreie Grenzflächen und funktionierende Dies auf beiden Hälften. Ein Defekt auf einem der beiden Wafer macht das Paar zu Ausschuss. Einen Präzedenzfall liefert NAND: Microns G11-NAND nutzt Wafer-on-Wafer-Bonding und kommt auf mehr als 400 Layer. Seine Ausbeute wird zeigen, wie gut sich die Technik auf DRAM übertragen lässt, doch Micron hat sich dazu nicht geäußert.

04High-NA EUV und neue Materialien

Für die Generationen nach 1ε plant Micron High-NA EUV für 1ζ und neue Materialien für 1η. Andere Berichte über das Webinar beschreiben beides als noch im Pathfinding, die Aufteilung ist daher als vorläufig zu betrachten. Für die zugrunde liegende Forschung arbeitet Micron mit Albany NanoTech zusammen. DeBoer sagte, Albanys Arbeiten zur fortgeschrittenen Lithografie seien „wirklich der Treiber der High-NA-EUV-Roadmap für DRAM“. Tom's Hardware gibt zu bedenken, dass solche Konsortialarbeit überwiegend vorwettbewerbliches geistiges Eigentum und keine Produktionszusage sei.

Der Zielkonflikt besteht zwischen Kosten und Komplexität. High-NA-Scanner kosten deutlich mehr als heutige EUV-Anlagen und belichten ein kleineres Feld. Dafür können sie feinere Pitches in einer einzigen Belichtung drucken und Multi-Patterning-Schritte entfallen lassen. Bei DRAM, wo der Zellfeld-Pitch der wichtigste Hebel für die Dichte ist, könnte sich das lohnen. Es ist auch der Weg, die 6F²-Zelle ohne Layoutwechsel wettbewerbsfähig zu halten. Zahlen zur Anzahl der Anlagen oder zu den Insertion-Layern liegen nicht vor.

05Dichte, Kosten und Ausbeute: der eigentliche Vergleich

Microns Argumentation zielt auf die Gesamtkosten pro funktionierendem Bit, nicht allein auf die Zellfläche. 4F² würde die Zelle verkleinern, doch laut Micron bringt es zusätzliche Komplexität und Kosten und nur begrenzte Netto-Dichte. Die Rivalen halten dagegen, vertikale Strukturen könnten teure Prozessschritte einsparen; ein Forscher von SK hynix sagte, Vertical-Gate-Designs könnten die EUV-Prozesskosten halbieren. Diese Aussage stammt aus früherer Berichterstattung und ist in der Volumenfertigung nicht belegt. SK hynix' eigene 4F²-Demonstration belegt weder die Ausbeute noch die Fertigungskosten, die für die Volumenproduktion nötig wären. Samsungs berichteter Zeitplan sieht den Abschluss der Entwicklung 2026, Qualitätstests 2027 und die Massenfertigung 2028 vor. Das ist der Prüfstein für Microns Wette.

Mit dem Verzicht auf 4F² bündelt Micron seine Kräfte. Futurum argumentiert, die Entscheidung konzentriere Entwicklungsressourcen, Kapital und die Co-Entwicklung mit Zulieferern auf einen einzigen Architekturwechsel, vom planaren 6F² direkt zu 3D-DRAM. Futurum hält die Architekturentscheidung für richtig und den Zeitplan für 2027 für den Teil, der sich noch beweisen muss. Das Risiko besteht darin, dass CXMT oder Samsung als Erste eine funktionierende 4F²-Linie erreichen. Ein zweites Risiko ist, dass 3D-DRAM später kommt, als die planaren Nodes tragen können. DeBoer beschrieb 3D als „einen parallelen Pfad“, den Micron erst umsetzen werde, wenn er bei Kosten, Komplexität und Leistung ideal sei.

06Jenseits der Zelle: vertikales HBM

Im selben Webinar wurde Speicher vorgestellt, der auf dem Prozessor gestapelt wird. vHBM und vEIM beruhen beide auf Hybrid Bonding, das deutlich dichtere Verbindungen ermöglicht als herkömmliche Mikro-Bumps. Das thermische Problem ist gravierend, und Micron arbeitet an wärmeverteilenden Strukturen. Ein Bericht nennt 2028 für die ersten vHBM-Produkte und zitiert DeBoer mit einem „sehr hohen Trade-Ratio“, also weniger DRAM-Dies pro Wafer. Das würde den Wafer-Bedarf pro Bit erhöhen, und zwar zu einer Zeit, in der DeBoer erwartet, dass das Angebot zwei Jahre lang knapp bleibt. Micron hat in seinen öffentlichen Unterlagen keine kommerziellen Termine für vHBM, vEIM oder Custom-HBM genannt, die Jahreszahl 2028 ist daher als Richtwert zu verstehen.

07Was unbewiesen bleibt

Vier Punkte sind offen. Micron hat nicht gesagt, wie sein Wafer Bonding funktioniert und was es bringt. Die Pläne für High-NA und neue Materialien befinden sich im Pathfinding. Architektur und Zeitplan des 3D-DRAM sind nicht bekannt. Und es gibt noch keine unabhängigen Daten, die zeigen, dass 6F² bei den Kosten pro Bit mit einem in Serie gefertigten 4F²-Chip mithalten kann. Der Anlauf von 1δ im zweiten Halbjahr 2027 wird die ersten belastbaren Zahlen liefern. Primärquelle sind Microns Präsentation und die Aufzeichnung des Webcasts auf der Investor-Relations-Seite des Unternehmens.