Micron punta su celle 6F², wafer bonding e High-NA EUV, non sulle DRAM 4F²

Micron ha deciso di non ridurre la cella DRAM cambiandone la geometria. In un webinar tecnologico il 21 ottobre, il Chief Technology and Products Officer Scott DeBoer ha dichiarato che l'azienda manterrà il layout planare 6F² per diversi nodi ancora. Introdurrà il wafer bonding con la generazione 1ε e, in seguito, la litografia High-NA EUV, e rimanderà la DRAM 3D finché l'economia non la renderà conveniente. Samsung, SK hynix e CXMT stanno invece perseguendo l'alternativa 4F²: si tratta quindi di una vera divergenza nel modo in cui l'industria raggiunge le DRAM di classe sub-10 nm.

01Perché Micron rifiuta il 4F²

F è la dimensione minima di feature che una fab riesce a stampare, e l'area della cella si esprime in multipli di F². Il layout oggi più diffuso è il 6F², una cella lunga 3F e larga 2F, mentre il 4F² misura 2F per 2F. A parità di F, significa una riduzione di un terzo dell'area della cella, ovvero una densità fino a 1,5 volte superiore nell'array. Per ottenerla bisogna mettere il transistor in verticale, così che source, canale e drain siano impilati invece di essere affiancati. I nomi cambiano da produttore a produttore: Samsung parla di vertical channel transistor, SK hynix di piattaforma vertical gate, CXMT di vertical surrounded gate.

Il vantaggio è evidente. Secondo quanto riportato in precedenza da The Elec, il layout potrebbe ridurre l'area del die del 30% rispetto alle DRAM 6F². Il CTO di SK hynix ha dichiarato al simposio VLSI 2025 che l'azienda applicherà una piattaforma vertical gate 4F² e la DRAM 3D ai nodi di classe 10 nm o inferiori.

DeBoer ha sostenuto che la cifra di punta sovrastima ciò che un chip reale ottiene. Secondo un resoconto di Stocktwits sulla call con gli analisti, ha affermato che il fattore chiave per la densità delle DRAM è il passo dei condensatori, non il layout della cella, e ha definito il presunto vantaggio del 4F² «un po' un mito». Micron sostiene di poter realizzare il 4F² sui nodi meno recenti, ma con costi e complessità maggiori. All'avanguardia vede problemi di scaling «fondamentali». Nella sessione di domande e risposte, secondo MarketBeat, ha detto che questi problemi porteranno in definitiva alla DRAM 3D al posto del 4F². La slide della roadmap, a quanto riportato, indica che Micron non persegue il 4F² per via della maggiore complessità e dei maggiori costi, dopo oltre vent'anni di studio.

Uno dei motivi per cui il canale verticale è difficile è il problema del floating body. Un canale verticale perde il collegamento ordinato con il corpo di silicio, per cui la carica può entrare o uscire in modo incontrollato. L'array diventa inoltre più denso proprio nella dimensione in cui il passo di condensatori e contatti è già un limite. Questo secondo punto è una mia lettura dell'argomento di DeBoer sul passo dei condensatori, non un dato pubblicato da Micron.

02Il percorso planare: 1δ, poi 1ε

La roadmap di Micron, secondo quanto riportato:

Un guadagno di densità nell'ordine del 25% con l'1δ è considerevole per un nodo che mantiene lo stesso tipo di cella. Significa anche che la densità deve arrivare da passi più stretti e dall'ingegneria dell'array di celle, non da un nuovo layout. L'1δ viene realizzato a Boise.

03Wafer bonding all'1ε: ciò che si sa e ciò che no

Il meccanismo è semplice da enunciare: wafer fabbricati separatamente vengono uniti. Tom's Hardware riferisce che Micron non ha divulgato come implementerà il wafer bonding né quale miglioramento si aspetti. Qualsiasi descrizione della versione di Micron è quindi un'inferenza.

L'uso più ovvio è dividere la DRAM su due wafer. L'array di memoria viene realizzato su un wafer, la CMOS periferica (amplificatori di lettura, driver, logica) su un altro. I due vengono poi uniti faccia a faccia. È così che SK hynix descrive la propria dimostrazione 4F²: i circuiti periferici si trovano sotto le celle di memoria e i due livelli sono collegati tramite wafer bonding e connessioni elettriche tra i wafer. Samsung avrebbe presentato a ISSCC, nel febbraio 2026, un chip 4F² da 16 Gb con transistor a canale verticale e hybrid bonding wafer-to-wafer.

Dunque il wafer bonding non è ciò che distingue Micron dai concorrenti. Lo è il layout della cella. Micron mantiene l'array 6F² e aggiunge uno stack con bonding. Il wafer di logica può così essere ottimizzato separatamente. Futurum osserva che le slide di Micron mostrano le prestazioni della logica CMOS delle DRAM in crescita di oltre 10 volte dal 2020 al 2030, attraverso tre generazioni high-k metal gate fino alla CMOS 3D. Il bonding sembra il modo per realizzare quella logica senza i vincoli termici e di processo del flusso dei condensatori. È una lettura plausibile ma non confermata.

Il prezzo da pagare è la resa. I wafer uniti con il bonding richiedono un allineamento preciso, interfacce prive di vuoti e die buoni su entrambe le metà. Un difetto su uno dei due wafer manda in scarto la coppia. La NAND offre un precedente: la NAND G11 di Micron usa il wafer-on-wafer bonding e supera i 400 strati. La sua resa ci dirà quanto bene la tecnica si trasferisce alla DRAM, ma Micron non si è pronunciata in merito.

04High-NA EUV e nuovi materiali

Per le generazioni successive all'1ε, Micron prevede la High-NA EUV per l'1ζ e nuovi materiali per l'1η. Altri resoconti del webinar descrivono entrambi come ancora in fase di pathfinding, quindi la suddivisione va considerata provvisoria. Per la ricerca alla base, Micron collabora con Albany NanoTech. DeBoer ha detto che il lavoro di Albany sulla litografia avanzata sta «davvero guidando la roadmap High-NA EUV per le DRAM». Tom's Hardware avverte che il lavoro dei consorzi di questo tipo è in larga parte proprietà intellettuale precompetitiva, non un impegno di produzione.

Il compromesso è tra costo e complessità. Gli scanner High-NA costano molto più degli attuali strumenti EUV ed espongono un campo più piccolo. In cambio possono stampare passi più fini in una singola esposizione ed eliminare passaggi di multi-patterning. Per la DRAM, dove il passo dell'array è la principale leva di densità, potrebbe valere il costo. È anche la strada che mantiene competitiva la cella 6F² senza cambiare layout. Non sono stati divulgati dati sul numero di strumenti né sui livelli di inserimento.

05Densità, costo e resa: il vero confronto

L'argomento di Micron riguarda il costo totale per bit buono, non la sola area della cella. Il 4F² ridurrebbe la cella, ma secondo Micron aggiunge complessità e costi e offre una densità netta limitata. I concorrenti ribattono che le strutture verticali possono eliminare passaggi costosi; un ricercatore di SK hynix ha affermato che i design vertical gate potrebbero dimezzare il costo di processo EUV. Questa affermazione proviene da resoconti precedenti e non è stata dimostrata nella produzione in volume. Neppure la dimostrazione 4F² di SK hynix mostra la resa o il costo di produzione necessari per la produzione in volume. Il calendario riportato per Samsung prevede il completamento dello sviluppo nel 2026, i test di qualità nel 2027 e la produzione di massa nel 2028. È questa la prova per la scommessa di Micron.

Saltando il 4F², Micron concentra i propri sforzi. Futurum sostiene che la scelta focalizza ingegneria, capitali e co-sviluppo con i fornitori su un unico cambiamento di architettura, dal planare 6F² direttamente alla DRAM 3D. Futurum ritiene giusta la scelta architetturale e ancora da dimostrare la tempistica del 2027. Il rischio è che CXMT o Samsung arrivino per prime a una linea 4F² funzionante. Un secondo rischio è che la DRAM 3D arrivi più tardi di quanto i nodi planari riescano a sostenere. DeBoer ha descritto il 3D come «un percorso parallelo» che Micron implementerà solo quando sarà ideale in termini di costo, complessità e prestazioni.

06Oltre la cella: HBM verticale

Lo stesso webinar ha presentato la memoria impilata sopra il processore. vHBM e vEIM dipendono entrambe dall'hybrid bonding, che offre connessioni molto più dense dei microbump convenzionali. Il problema termico è serio e Micron sta lavorando su strutture di dissipazione del calore. Un resoconto colloca i primi prodotti vHBM nel 2028 e cita DeBoer su un «rapporto di scambio molto elevato», cioè meno die DRAM per wafer. Ciò farebbe crescere la domanda di wafer per bit in un momento in cui DeBoer si aspetta che l'offerta resti scarsa per due anni. Nei materiali pubblici Micron non ha indicato date commerciali per vHBM, vEIM o HBM personalizzata, quindi la cifra del 2028 va considerata indicativa.

07Che cosa resta da dimostrare

Quattro aspetti restano aperti. Micron non ha detto come funzioni il suo wafer bonding né che cosa ne ricavi. I piani per High-NA e nuovi materiali sono in fase di pathfinding. L'architettura e la tempistica della DRAM 3D non sono state divulgate. E nessun dato indipendente dimostra ancora che il 6F² possa eguagliare un chip 4F² di produzione per costo per bit. La rampa dell'1δ nel secondo semestre 2027 fornirà i primi numeri concreti. La fonte primaria è la presentazione di Micron con la replica del webcast, disponibili sul sito dedicato agli investitori.