Micron apuesta por la celda 6F², la unión de obleas y High-NA EUV frente a 4F²

Micron ha decidido no reducir el tamaño de su celda DRAM cambiando su geometría. En un seminario web tecnológico celebrado el 21 de octubre, el director de Tecnología y Productos, Scott DeBoer, afirmó que la compañía mantendrá el diseño planar 6F² durante varios nodos más. Incorporará la unión de obleas (wafer bonding) en la generación 1ε y la litografía High-NA EUV después, y retendrá la DRAM 3D hasta que la economía la favorezca. Samsung, SK hynix y CXMT persiguen la alternativa 4F², de modo que se trata de una divergencia real en la forma en que la industria alcanzará la DRAM de clase inferior a 10 nm.

01Por qué Micron rechaza 4F²

F es el tamaño mínimo de característica que una fab puede imprimir, y la huella de la celda se expresa en múltiplos de F². El diseño habitual hoy es 6F², una celda de 3F de largo por 2F de ancho, mientras que 4F² mide 2F por 2F. Con igual F, eso supone un tercio menos de área de celda, o hasta 1,5x de densidad en la matriz. Para lograrlo hay que poner el transistor en vertical, de modo que fuente, canal y drenador se apilen en altura en lugar de disponerse uno al lado del otro. Los nombres varían según el fabricante: Samsung llama a su versión transistor de canal vertical, SK hynix, plataforma de puerta vertical, y CXMT, puerta envolvente vertical.

El atractivo es evidente. Según un reportaje anterior de The Elec, el diseño podría reducir el área del die un 30 % respecto a la DRAM 6F². El CTO de SK hynix dijo en el simposio VLSI 2025 que la compañía aplicaría una plataforma de puerta vertical 4F² y la DRAM 3D a nodos de 10 nm o inferiores.

DeBoer sostuvo que la cifra principal exagera lo que obtiene un chip real. Según un resumen de Stocktwits de la conferencia con analistas, dijo que la separación entre condensadores, y no el diseño de la celda, es el factor clave de la densidad de la DRAM, y calificó la supuesta ventaja de 4F² como «algo así como un mito». Micron afirma que puede fabricar 4F² en nodos más antiguos, pero con mayor coste y complejidad. En la vanguardia ve problemas «fundamentales» de escalado. En el turno de preguntas, según MarketBeat, dijo que esos problemas acabarán haciendo que la DRAM 3D entre en lugar de 4F². La diapositiva de la hoja de ruta indica, según se informa, que Micron no persigue 4F² por el aumento de complejidad y coste, tras más de dos décadas de estudio.

Una razón por la que un canal vertical es difícil es el problema del cuerpo flotante. Un canal vertical pierde la conexión ordenada con el cuerpo de silicio, por lo que la carga puede entrar o salir. Además, la matriz se vuelve más densa en la dimensión donde la separación entre condensadores y contactos ya impone un límite. Este segundo punto es mi interpretación del argumento de DeBoer sobre el paso de los condensadores, no una cifra publicada por Micron.

02El camino planar: 1δ y después 1ε

Hoja de ruta de Micron, según lo publicado:

Una mejora de densidad de en torno al 25 % con 1δ es considerable para un nodo que conserva el mismo tipo de celda. También implica que la densidad debe lograrse con pasos más ajustados e ingeniería de la matriz de celdas, no con un nuevo diseño. 1δ se fabrica en Boise.

03Unión de obleas en 1ε: lo que se sabe y lo que no

El mecanismo es sencillo de enunciar: se unen obleas fabricadas por separado. Tom's Hardware informa de que Micron no ha revelado cómo implementará la unión de obleas ni qué mejora espera. Cualquier descripción de la versión de Micron es, por tanto, una inferencia.

El uso más obvio es dividir la DRAM en dos obleas. La matriz de memoria se construye en una y el CMOS periférico (amplificadores de sentido, controladores, lógica) en otra. Después se unen cara a cara. Así describe SK hynix su propia demostración 4F²: los circuitos periféricos quedan debajo de las celdas de memoria, y ambos se conectan mediante unión de obleas y conexiones eléctricas entre obleas. Samsung presentó, según se informa, un chip 4F² de 16 Gb con transistor de canal vertical y unión híbrida oblea a oblea en ISSCC en febrero de 2026.

Así pues, la unión de obleas no es lo que diferencia a Micron de sus rivales. Lo que la diferencia es el diseño de la celda. Micron conserva la matriz 6F² y añade una pila unida. La oblea de lógica puede entonces optimizarse por separado. Futurum señala que las diapositivas de Micron muestran un rendimiento de la lógica CMOS de la DRAM que mejora más de 10 veces de 2020 a 2030, a través de tres generaciones de puerta metálica high-k hasta llegar al CMOS 3D. La unión parece ser el modo de construir esa lógica sin las restricciones térmicas y de proceso del flujo de los condensadores. Esa interpretación es plausible, pero no está confirmada.

El coste es el rendimiento (yield). Las obleas unidas exigen una alineación precisa, interfaces sin huecos y dies buenos en ambas mitades. Un defecto en cualquiera de las dos obleas obliga a descartar el par. La NAND ofrece un precedente: la NAND G11 de Micron usa unión oblea sobre oblea y supera las 400 capas. Su rendimiento mostrará hasta qué punto la técnica se traslada a la DRAM, pero Micron no se ha pronunciado al respecto.

04High-NA EUV y nuevos materiales

Para las generaciones posteriores a 1ε, Micron prevé High-NA EUV para 1ζ y nuevos materiales para 1η. Otros relatos del seminario describen ambos como aún en fase exploratoria, así que conviene tomar el reparto como provisional. Para la investigación que lo respalda, Micron trabaja con Albany NanoTech. DeBoer dijo que el trabajo de litografía avanzada de Albany «está impulsando de verdad la hoja de ruta de High-NA EUV para DRAM». Tom's Hardware advierte de que este tipo de trabajo de consorcio es en gran medida propiedad intelectual precompetitiva, no un compromiso de producción.

La disyuntiva es coste frente a complejidad. Los escáneres High-NA cuestan mucho más que las herramientas EUV actuales y exponen un campo más pequeño. A cambio, pueden imprimir pasos más finos en una sola exposición y eliminar etapas de patronado múltiple. Para la DRAM, donde el paso de la matriz es la principal palanca de densidad, podría compensar el coste. También es la vía que mantiene competitiva la celda 6F² sin cambiar el diseño. No se han divulgado cifras sobre el número de equipos ni las capas de inserción.

05Densidad, coste y rendimiento: la comparación real

El argumento de Micron se refiere al coste total por bit bueno, no solo al área de la celda. 4F² reduciría la celda, pero Micron afirma que añade complejidad y coste y ofrece una densidad neta limitada. Los rivales replican que las estructuras verticales pueden eliminar etapas costosas; un investigador de SK hynix dijo que los diseños de puerta vertical podrían reducir a la mitad el coste del proceso EUV. Esa afirmación procede de reportajes anteriores y no se ha demostrado en producción en volumen. La propia demostración 4F² de SK hynix no muestra el rendimiento ni el coste de fabricación necesarios para la producción en volumen. El calendario atribuido a Samsung es completar el desarrollo en 2026, realizar las pruebas de calidad en 2027 y pasar a producción en masa en 2028. Esa es la prueba de la apuesta de Micron.

Al saltarse 4F², Micron concentra su esfuerzo. Futurum sostiene que esta decisión centra la ingeniería, el capital y el codesarrollo con proveedores en un único cambio de arquitectura, del 6F² planar directamente a la DRAM 3D. Futurum considera acertada la decisión de arquitectura y que el calendario de 2027 es lo que falta por demostrar. El riesgo es que CXMT o Samsung logren antes una línea 4F² operativa. Un segundo riesgo es que la DRAM 3D llegue más tarde de lo que los nodos planares pueden sostener. DeBoer describió la 3D como «una vía paralela» que Micron implementará solo cuando sea la ideal en coste, complejidad y rendimiento.

06Más allá de la celda: HBM vertical

El mismo seminario presentó la memoria apilada sobre el procesador. vHBM y vEIM dependen ambos de la unión híbrida (hybrid bonding), que ofrece conexiones mucho más densas que los microbumps convencionales. El problema térmico es serio, y Micron trabaja en estructuras disipadoras de calor. Un informe sitúa los primeros productos vHBM en 2028 y cita a DeBoer hablando de una «relación de intercambio muy alta», es decir, menos dies DRAM por oblea. Eso aumentaría la demanda de obleas por bit en un momento en que DeBoer espera que la oferta siga ajustada durante dos años. Micron no ha dado fechas comerciales para vHBM, vEIM ni HBM personalizada en sus materiales públicos, por lo que la cifra de 2028 debe tomarse como orientativa.

07Lo que sigue sin demostrarse

Hay cuatro asuntos abiertos. Micron no ha dicho cómo funciona su unión de obleas ni qué gana con ella. Los planes de High-NA y nuevos materiales están en fase exploratoria. La arquitectura y el calendario de la DRAM 3D no se han revelado. Y ningún dato independiente demuestra aún que 6F² pueda igualar a un chip 4F² de producción en coste por bit. El arranque de 1δ en el segundo semestre de 2027 aportará las primeras cifras concretas. La fuente primaria es la presentación de Micron y la grabación del webcast, disponibles en su sitio web de relaciones con inversores.