DRAM : Micron mise sur le 6F², le collage de wafers et le High-NA EUV, pas le 4F²

Micron a décidé de ne pas réduire sa cellule DRAM en modifiant sa géométrie. Lors d'un webinaire technologique le 21 octobre, Scott DeBoer, directeur de la technologie et des produits, a indiqué que l'entreprise conserverait l'architecture planaire 6F² sur plusieurs nœuds supplémentaires. Elle introduira le collage de wafers à la génération 1ε, puis la lithographie High-NA EUV ensuite, et ne basculera vers la DRAM 3D que lorsque l'équation économique le justifiera. Samsung, SK hynix et CXMT poursuivent l'alternative 4F² : il s'agit donc d'une véritable divergence dans la manière dont l'industrie abordera la DRAM de classe inférieure à 10 nm.

01Pourquoi Micron rejette le 4F²

F désigne la dimension minimale que l'usine peut imprimer, et l'empreinte de la cellule s'exprime en multiples de F². L'architecture courante aujourd'hui est le 6F², soit une cellule de 3F de long sur 2F de large, alors que le 4F² mesure 2F sur 2F. À F égal, cela représente une réduction d'un tiers de la surface de la cellule, soit jusqu'à 1,5× de densité dans le réseau. Pour y parvenir, il faut dresser le transistor à la verticale : source, canal et drain sont empilés au lieu d'être disposés côte à côte. Les appellations varient selon les fabricants : Samsung parle de transistor à canal vertical, SK hynix de plateforme à grille verticale, et CXMT de grille enrobante verticale.

L'attrait est évident. Selon un article antérieur de The Elec, cette architecture pourrait réduire la surface de la puce de 30 % par rapport à la DRAM 6F². Le directeur technique de SK hynix a déclaré au symposium VLSI 2025 que l'entreprise appliquerait une plateforme 4F² à grille verticale et la DRAM 3D aux nœuds de classe 10 nm ou inférieurs.

Scott DeBoer a soutenu que le chiffre mis en avant surestime ce qu'une puce réelle obtient. Selon un compte rendu de Stocktwits de la conférence avec les analystes, il a affirmé que l'espacement des condensateurs, et non l'agencement de la cellule, est le facteur déterminant de la densité DRAM, et il a qualifié l'avantage revendiqué du 4F² d'« un peu un mythe ». Micron dit pouvoir fabriquer du 4F² sur des nœuds plus anciens, mais à un coût et avec une complexité plus élevés. À la pointe, l'entreprise voit des problèmes de mise à l'échelle « fondamentaux ». Lors de la séance de questions-réponses, selon MarketBeat, il a déclaré que ces problèmes conduiraient finalement à l'arrivée de la DRAM 3D à la place du 4F². La diapositive de la feuille de route indiquerait que Micron ne poursuit pas le 4F² en raison de la complexité et du coût accrus, après plus de vingt ans d'études.

Le canal vertical est difficile à réaliser, en partie à cause de l'effet de corps flottant. Un canal vertical perd la connexion nette avec le substrat de silicium, de sorte que des charges peuvent entrer ou sortir. Le réseau devient en outre plus dense dans la dimension où l'espacement des condensateurs et des contacts constitue déjà une limite. Ce second point est ma lecture de l'argument de DeBoer sur le pas des condensateurs, et non un chiffre publié par Micron.

02La voie planaire : le 1δ, puis le 1ε

La feuille de route de Micron, telle que rapportée :

Un gain de densité de l'ordre de 25 % avec le 1δ est considérable pour un nœud qui conserve le même type de cellule. Cela signifie aussi que la densité doit provenir de pas plus serrés et de l'ingénierie du réseau de cellules, et non d'une nouvelle architecture. Le 1δ est produit à Boise.

03Le collage de wafers au 1ε : ce que l'on sait et ce que l'on ignore

Le mécanisme est simple à énoncer : des wafers fabriqués séparément sont assemblés. Selon Tom's Hardware, Micron n'a pas précisé comment il mettra en œuvre le collage de wafers ni quelle amélioration il en attend. Toute description de la version de Micron relève donc de l'inférence.

L'usage le plus évident consiste à répartir la DRAM sur deux wafers. Le réseau mémoire est construit sur l'un, et la CMOS périphérique (amplificateurs de lecture, circuits de commande, logique) sur l'autre. Les deux sont ensuite collés face contre face. C'est ainsi que SK hynix décrit sa propre démonstration 4F² : les circuits périphériques se trouvent sous les cellules mémoire, et les deux sont reliés par collage de wafers et par des connexions électriques inter-wafers. Samsung aurait présenté à l'ISSCC en février 2026 une puce 4F² de 16 Gb dotée d'un transistor à canal vertical et d'un collage hybride wafer-sur-wafer.

Le collage de wafers n'est donc pas ce qui distingue Micron de ses concurrents. C'est l'architecture de la cellule. Micron conserve le réseau 6F² et y ajoute un empilement collé. La puce logique peut alors être optimisée séparément. Futurum note que les diapositives de Micron montrent une amélioration de plus de 10× des performances de la logique CMOS DRAM entre 2020 et 2030, à travers trois générations de grille métallique high-k jusqu'à la CMOS 3D. Le collage semble être le moyen de fabriquer cette logique sans les contraintes thermiques et de procédé du flux de fabrication des condensateurs. Cette lecture est plausible mais non confirmée.

Le coût se paie en rendement. Les wafers collés exigent un alignement serré, des interfaces sans vides et des puces fonctionnelles sur les deux moitiés. Un défaut sur l'un ou l'autre des wafers met la paire au rebut. La NAND offre un précédent : la NAND G11 de Micron utilise un collage wafer-sur-wafer et dépasse 400 couches. Son rendement nous dira dans quelle mesure la technique se transpose à la DRAM, mais Micron ne l'a pas précisé.

04High-NA EUV et nouveaux matériaux

Pour les générations postérieures au 1ε, Micron prévoit le High-NA EUV pour le 1ζ et de nouveaux matériaux pour le 1η. D'autres comptes rendus du webinaire décrivent les deux comme étant encore en phase de pathfinding ; cette répartition est donc à considérer comme provisoire. Pour la recherche qui sous-tend ces choix, Micron travaille avec Albany NanoTech. Scott DeBoer a déclaré que les travaux d'Albany en lithographie avancée « pilotent réellement la feuille de route High-NA EUV pour la DRAM ». Tom's Hardware rappelle que ces travaux de consortium relèvent en grande partie de la propriété intellectuelle précompétitive, et non d'un engagement de production.

L'arbitrage oppose coût et complexité. Les scanners High-NA coûtent bien plus cher que les outils EUV actuels et exposent un champ plus petit. En contrepartie, ils peuvent imprimer des pas plus fins en une seule exposition et supprimer des étapes de multi-patterning. Pour la DRAM, où le pas du réseau est le principal levier de densité, cela pourrait valoir son prix. C'est aussi la voie qui permet de garder la cellule 6F² compétitive sans changer d'architecture. Aucun chiffre sur le nombre d'outils ou les couches concernées n'a été communiqué.

05Densité, coût et rendement : la vraie comparaison

L'argument de Micron porte sur le coût total par bit fonctionnel, et non sur la seule surface de la cellule. Le 4F² réduirait la cellule, mais Micron affirme qu'il ajoute de la complexité et du coût pour une densité nette limitée. Les concurrents rétorquent que les structures verticales peuvent supprimer des étapes coûteuses ; un chercheur de SK hynix a indiqué que les conceptions à grille verticale pourraient diviser par deux le coût du procédé EUV. Cette affirmation provient d'articles antérieurs et n'a pas été démontrée en production en volume. La démonstration 4F² de SK hynix ne montre pas non plus le rendement ni le coût de fabrication requis pour une production en volume. Le calendrier rapporté pour Samsung prévoit la fin du développement en 2026, les tests de qualité en 2027 et la production de masse en 2028. C'est l'épreuve à laquelle le pari de Micron sera soumis.

En écartant le 4F², Micron concentre ses efforts. Futurum estime que ce choix focalise l'ingénierie, les investissements et le co-développement avec les fournisseurs sur un seul changement d'architecture, du 6F² planaire directement à la DRAM 3D. Futurum juge le choix d'architecture pertinent, et le calendrier de 2027 comme ce qui reste à prouver. Le risque est que CXMT ou Samsung atteigne le premier une ligne 4F² opérationnelle. Un second risque est que la DRAM 3D arrive plus tard que ce que les nœuds planaires peuvent soutenir. Scott DeBoer a décrit la 3D comme « une voie parallèle » que Micron ne mettra en œuvre que lorsqu'elle sera idéale en termes de coût, de complexité et de performances.

06Au-delà de la cellule : la HBM verticale

Le même webinaire a présenté la mémoire empilée au-dessus du processeur. vHBM et vEIM reposent tous deux sur le collage hybride, qui offre des connexions bien plus denses que les micro-bumps classiques. Le problème thermique est sérieux, et Micron travaille sur des structures de dissipation de la chaleur. Un article situe les premiers produits vHBM en 2028 et cite DeBoer évoquant un « trade ratio très élevé », c'est-à-dire moins de puces DRAM par wafer. Cela accroîtrait la demande de wafers par bit à un moment où DeBoer s'attend à ce que l'offre reste tendue pendant deux ans. Micron n'a pas communiqué de dates commerciales pour la vHBM, la vEIM ou la HBM personnalisée dans ses documents publics ; le chiffre de 2028 doit donc être pris comme une indication.

07Ce qui reste à prouver

Quatre points restent ouverts. Micron n'a pas dit comment fonctionne son collage de wafers ni ce qu'il en retire. Les plans High-NA et nouveaux matériaux en sont au stade du pathfinding. L'architecture et le calendrier de la DRAM 3D ne sont pas communiqués. Enfin, aucune donnée indépendante ne montre encore que le 6F² peut égaler une puce 4F² de production en coût par bit. La montée en puissance du 1δ au second semestre 2027 fournira les premiers chiffres concrets. La source primaire est la présentation de Micron et la rediffusion du webcast, disponibles sur son site de relations investisseurs.